RISC-V: Różnice pomiędzy wersjami
[wersja przejrzana] | [wersja przejrzana] |
Kwadratsqr (dyskusja | edycje) m lit. - dodany ogonek do "ę" |
m drobne merytoryczne |
||
Linia 8: | Linia 8: | ||
RISC-V ISA został zaprojektowany z myślą o małych, szybkich i energooszczędnych implementacjach w świecie rzeczywistym {{r|Software tools}} {{r|Manual}}, ale bez nadmiernego projektowania dla konkretnego stylu [[Mikroarchitektura procesora|mikroarchitektury]]{{r|Manual}}. |
RISC-V ISA został zaprojektowany z myślą o małych, szybkich i energooszczędnych implementacjach w świecie rzeczywistym {{r|Software tools}} {{r|Manual}}, ale bez nadmiernego projektowania dla konkretnego stylu [[Mikroarchitektura procesora|mikroarchitektury]]{{r|Manual}}. |
||
7 maja zostały opublikowane wersja 2.2 ISA przestrzeni użytkownika oraz wersja robocza 1.10 uprzywilejowanego ISA{{r|Manual}}{{r|riscv-sodor}}{{r|SHAKTI}}{{r|C152}}. |
7 maja 2017 zostały opublikowane wersja 2.2 ISA przestrzeni użytkownika oraz wersja robocza 1.10 uprzywilejowanego ISA{{r|Manual}}{{r|riscv-sodor}}{{r|SHAKTI}}{{r|C152}}. |
||
== Zobacz też == |
== Zobacz też == |
Wersja z 19:21, 6 cze 2019
RISC-V – otwarty model programowy procesora(ISA) oparty o zasady RISC.
W kontraście do większości ISA, RISC-V może być swobodnie używany w dowolnym celu, umożliwiając każdemu projektowanie, produkcje i sprzedaż chipów i oprogramowania RISC-V. Chociaż nie jest pierwszą otwartą architekturą ISA[1] ma duże znaczenie, ponieważ został zaprojektowany z myślą o nowoczesnych skomputeryzowanych urządzeniach, takich jak ogromne chmury obliczeniowe, wysokiej klasy telefony komórkowe i najmniejsze systemy wbudowane. Takie zastosowania wymagają zarówno wydajności, jak i efektywności energetycznej. Zestaw instrukcji zawiera również znaczną ilość oprogramowania wspomagającego, które pozwala uniknąć słabości nowych zestawów instrukcji.
Projekt rozpoczął się w 2010 r. na Uniwersytecie Kalifornijskim w Berkeley, ale wielu współpracowników to wolontariusze i pracownicy sektora poza uniwersytetem[2].
RISC-V ISA został zaprojektowany z myślą o małych, szybkich i energooszczędnych implementacjach w świecie rzeczywistym [3] [4], ale bez nadmiernego projektowania dla konkretnego stylu mikroarchitektury[4].
7 maja 2017 zostały opublikowane wersja 2.2 ISA przestrzeni użytkownika oraz wersja robocza 1.10 uprzywilejowanego ISA[4][5][6][7].
Zobacz też
Przypisy
- ↑ Patterson David, Waterman Andrew: The RISC-V Reader: An Open Architecture Atlas. Strawberry Canyon. ISBN 978-0999249109. (ang.).
- ↑ RISC-V Contributors. [dostęp 2018-07-07]. (ang.).
- ↑ RISC-V Foundation: Software tools - RISC-V. (ang.).
- ↑ a b c Waterman Andrew, Asanović Krste: The RISC-V Instruction Set Manual Volume I: User-Level ISA. [dostęp 2018-07-08]. (ang.).
- ↑ Celio Christopher, Love Eric: ucb-bar/riscv-sodor. GitHub. [dostęp 2018-07-08]. (ang.).
- ↑ SHAKTI Processor Project. Indyjski Instytut Technologii w Madrasie. [dostęp 2018-07-08]. (ang.).
- ↑ Celio Christopher: C152 Laboratory Exercise 3. [dostęp 2018-07-08]. (ang.).