SystemVerilog

Z Wikipedii, wolnej encyklopedii
Skocz do: nawigacja, szukaj

SystemVerilog – język opisu sprzętu i systemów wysokiego poziomu, stworzony jako rozszerzenie starszego języka Verilog.

Historia[edytuj | edytuj kod]

Początkowo opracowywany pod auspicjami organizacji Accellera, SystemVerilog został zaaprobowany w roku 2005 przez IEEE jako oficjalny standard IEEE Std 1800-2005. Pierwsza wersja standardu opisuje wyłącznie rozszerzenia standardu Veriloga (IEEE Std 1364-2005), więc nowi użytkownicy języka byli zmuszeni do lektury dwóch standardów. Ta sytuacja zmieniła się w roku 2009, kiedy obydwa standardy zostały połączone.